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J. Phys. Colloques
Volume 49, Numéro C4, Septembre 1988
ESSDERC 8818th European Solid State Device Research Conference |
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| Page(s) | C4-737 - C4-740 | |
| DOI | https://doi.org/10.1051/jphyscol:19884153 | |
18th European Solid State Device Research Conference
J. Phys. Colloques 49 (1988) C4-737-C4-740
DOI: 10.1051/jphyscol:19884153
HALF-MICROMETER N-MOS TECHNOLOGY FOR GIGABIT LOGIC
G. GUEGAN, M. LERME, J. GAUTIER, M. GUERIN, S. TEDESCO,, B. DAL'ZOTTO et G. REIMBOLDDivision LETI, IRDI, DMEL/S.MSC, CENG, 85X, F-38041 Grenoble Cedex, France
Résumé
En vue de situer les performances des technologies N-MOS, un assemblage N-MOS 0.5 µm (Enrichi/Déplété) a été mis au point. Les résultats dynamiques mesurés sur un additionneur trois bits bouclés sont comparés avec les performances d'autres filières. La fréquence de fonctionnement de 1 GHz ainsi obtenue est supérieure à celle mesurée avec une technologie GaAs LPBFL dont la longueur de grille est sensiblement plus élevée pour une puissance consommée similaire et un même nombre de niveaux logiques (10).
Abstract
In order to point out the performances of NMOS technology, a fully-scaled 0.5 µm enhancement/depletion NMOS process was integrated and compared with other technologies, using the same test circuit : a three bit feed-back adder. The average experimental maximum frequency of operation is 1 GHz which is better than results obtained on GaAs LPBFL for about the same power consumption and number of logic layers (10) but lightly shorter gate length.