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J. Phys. Colloques
Volume 49, Numéro C4, Septembre 1988
ESSDERC 8818th European Solid State Device Research Conference |
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|---|---|---|
| Page(s) | C4-49 - C4-52 | |
| DOI | https://doi.org/10.1051/jphyscol:1988409 | |
18th European Solid State Device Research Conference
J. Phys. Colloques 49 (1988) C4-49-C4-52
DOI: 10.1051/jphyscol:1988409
LATCH-UP FREE VLSI CMOS CIRCUITS CONSIDERING POWER-ON TRANSIENTS
W. RECZEK1, J. WINNERL2 et W. PRIBYL11 Siemens AG, Components Group, Otto-Hahn-Ring 6, D-8000 München 83, F.R.G.
2 Siemens AG, Corporate Research and Development, Otto-Hahn-Ring 6, D-8000 München, F.R.G.
Résumé
Le présent article se propose de formuler les conditions d'apparition du latch-up à condition de power-on et d'en établir les origines physiques, d'indiquer les tendances actuelles permettant de réduire l'acuité du problème au niveau de la conception des circuits et de faire un bilan des mesures permettant une meilleure protection des systèmes à l'égard de ce phénomène.
Abstract
Power-on latch-up is depending on circuit design and technology. The use of an epilayer increases the latch-up hardness of conventional CMOS (LOGIC) while for n-well CMOS with VBB generator (DRAM) the latch-up suszeptibility is increased because of the capacitive voltage divider in the periphery and the high effective substrate shunt resistance. Therefore protection circuits provide latch-up free operation.